LMK5C22212ARGCR

Texas Instruments
595-LMK5C22212ARGCR
LMK5C22212ARGCR

Mfr.:

Paglalarawan:
Clock Synthesizer / Jitter Cleaner Three DPLL two APLL two-input and 12-o

Lifecycle:
Bagong Produkto:
Bago mula sa manufacturer na ito.
ECAD Model:
I-download ang libreng Library Loader para i-convert ang file na ito para sa iyong ECAD Tool. Matuto nang higit pa tungkol sa ECAD Model.

Availability

Stock:
Hindi Naka-stock
Lead-Time ng Pabrika:
18 (na) Linggo Tinatayang oras ng paggawa sa pabrika.
Minimum: 2500   Mga Multiple: 2500
Presyo ng Unit:
₱-.--
Ext. Presyo:
₱-.--
Est. Taripa:
LIBRENG Ipapadala ang Produktong Ito

Presyo (PHP)

Dami Presyo ng Unit
Ext. Presyo
Buo Reel (Mag-order sa multiple ng 2500)
₱1,667.50 ₱4,168,750.00

Katangian ng Produkto Value ng Attribute Pumili ng Attribute
Texas Instruments
Kategorya ng Produkto: Clock Synthesizer / Jitter Cleaner
12 Output
1.25 GHz
CML, LVCMOS, LVDS, LVPECL
HCSL, LVCMOS, LVDS, LVPECL, XTAL
VQFN-64
800 MHz
3.135 V
3.465 V
- 40 C
+ 85 C
LMK5C22212A
SMD/SMT
Reel
Brand: Texas Instruments
Bansa ng Pag-assemble: Not Available
Bansa ng Diffusion: Not Available
Bansang Pinagmulan: Not Available
Kit sa Pag-develop: LMK5B12212EVM
Maselan sa Moisture: Yes
Supply Current ng Pagpapatakbo: 890 mA
Produkto: Network Synchronizers
Uri ng Produkto: Clock Synthesizers / Jitter Cleaners
Dami ng Pack ng Pabrika: 2500
Subcategory: Clock & Timer ICs
Nahanap na mga produkto:
Para maipakita ang mga katulad na produkto, pumili ng kahit na isang checkbox man lang
Pumili ng kahit isang checkbox sa itaas para magpakita ng katulad na produkto sa kategoryang ito.
Mga Piniling Attribute: 0

Kailangang i-enable ang JavaScript para gumana ito.

USHTS:
8542390090
MXHTS:
8542399999
ECCN:
EAR99

LMK5C22212A Network Synchronizer

Texas Instruments LMK5C22212A Network Synchronizer is a high-performance jitter cleaner and network synchronizer designed to meet the stringent requirements of wireless communications and infrastructure applications. The network synchronizer integrates two DPLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth and no external loop filters, maximizing flexibility and ease of use. Each DPLL phase locks a paired APLL to a reference input.