LMK5C33414ARGCR

Texas Instruments
595-LMK5C33414ARGCR
LMK5C33414ARGCR

Mfr.:

Paglalarawan:
Clock Synthesizer / Jitter Cleaner Three DPLL three AP LL four-input and 1

ECAD Model:
I-download ang libreng Library Loader para i-convert ang file na ito para sa iyong ECAD Tool. Matuto nang higit pa tungkol sa ECAD Model.
Kasalukuyang hindi ibinebenta ng Mouser ang produktong ito sa inyong rehiyon.

Availability

Stock:

Katangian ng Produkto Value ng Attribute Pumili ng Attribute
Texas Instruments
Kategorya ng Produkto: Clock Synthesizer / Jitter Cleaner
Restriksyon sa Paghahatid:
 Kasalukuyang hindi ibinebenta ng Mouser ang produktong ito sa inyong rehiyon.
RoHS:  
14 Output
1.25 GHz
HSCL, HSDS/ LVPECL, LVCMOS, LVDS
HCSL, LVCMOS, LVDS, LVPECL, XTAL
VQFN-64
200 MHz, 800 MHz
3.135 V
3.465 V
- 40 C
+ 105 C
LMK5C33414A
SMD/SMT
Brand: Texas Instruments
Bansa ng Pag-assemble: Not Available
Bansa ng Diffusion: Not Available
Bansang Pinagmulan: Not Available
Maselan sa Moisture: Yes
Supply Current ng Pagpapatakbo: 850 mA, 965 mA, 1.085 A
Produkto: Clock Jitter Cleaners / Synchronizers
Uri ng Produkto: Clock Synthesizers / Jitter Cleaners
Dami ng Pack ng Pabrika: 2500
Subcategory: Clock & Timer ICs
Uri: Network Synchronizer and Jitter Cleaner
Nahanap na mga produkto:
Para maipakita ang mga katulad na produkto, pumili ng kahit na isang checkbox man lang
Pumili ng kahit isang checkbox sa itaas para magpakita ng katulad na produkto sa kategoryang ito.
Mga Piniling Attribute: 0

Kailangang i-enable ang JavaScript para gumana ito.

USHTS:
8542390090
MXHTS:
8542399999
ECCN:
3A001.A.2.A

LMK5C33414A High-Performance Network Synchronizer

Texas Instruments LMK5C33414A High-Performance Network Synchronizer includes a jitter cleaner designed to meet stringent wireless communications and infrastructure application requirements. The network synchronizer integrates three DPLLs to provide hitless jitter and switching attenuation with programmable loop bandwidth and no external loop filters. This feature maximizes the flexibility and ease of use of the device. Each DPLL phase locks a paired APLL to a reference input.